PCB 设计基础

原理图只表明哪些节点相连，PCB 还决定连接的电阻、电感、电容、回流与散热。一条原理图中的理想线，在板上可能变成电压跌落、反射或串扰来源。布局布线的核心是让真实电流路径满足电气、热、机械及制造条件，而不是把飞线尽快连完。

层叠先决定电磁参考，再决定走线规则

四层板可采用顶层信号、内层参考面、另一内层电源/信号、底层信号等结构，但并没有适用所有项目的唯一层叠。若底层高速线靠近被分割的电源层，要检查返回路径，不能因为另一层有完整地就认为每条线都自然具有相邻连续参考。

层间距离、介电常数、铜厚和阻焊共同影响阻抗与耦合。FR-4 是材料类别，不是固定介电常数；Tg 是玻璃化转变相关指标，也不是可长期运行的最高温度。先与板厂确定可制造层叠及公差，再定义线宽、间距和阻抗目标，避免布线结束后才发现预设几何无法生产。

回流为什么不能只看直流连通

低频电流分布较受电阻支配，高频回流则倾向减小路径阻抗，通常集中在邻近参考面、信号投影附近。平面有缝时，即使万用表仍测得两处地连通，回流也可能绕远路，增加环路和与其他电路的耦合。

因此混合信号布局常通过功能分区和控制电流路径隔离干扰，而不是机械地把模拟地、数字地切开。具体 IC 的 AGND/PGND 连接需按其电流结构与厂家布局要求处理；隔离屏障、天线或某些磁性器件区域又可能需要特定禁布区，不能把“所有地方都铺满地”当成普适规则。TI 高速布局指南

信号换层时也要考虑参考的转换。若前后都参考同一地网络的不同平面，可在适当位置提供邻近返回过孔；若参考从地转到不同电源面，则需另行分析高频返回关系，不能只增加一个不相关的地过孔就认定连续。

直流通的两条路，高频还会这样分流吗？

默认路径 A 的电阻更小，路径 B 的电感更小。低频时 A 承担大部分电流，高频时则转向 B。把 B 的电感增加到 300 nH，观察这种优势消失。下面的相量图把 B 接在 A 的末端，始终回到总电流 (1,0)，解释了“各支路幅度之和超过 1 A”并不违反 KCL。真实参考面是连续分布的返回结构，这个两支路模型只提取频率改变分流的原因。

$$\frac{I_A}{I}=\frac{R_B+j\omega L_B}{R_A+R_B+j\omega (L_A+L_B)},I_A+I_B=I$$

线宽先算压降，再验证温升

矩形铜线的直流电阻近似 R=ρL/(wt)。取室温铜电阻率 1.72×10⁻⁸ Ω·m，长度 50 mm、宽 0.5 mm、厚 35 μm，电阻约 49.1 mΩ；2 A 时压降约 98.3 mV，损耗约 0.197 W。这说明线宽问题不仅是“烧不烧”，还可能先超出低压电源的压降预算。

温升还依赖相邻铜面、板厚、外壳、空气流动、内外层和其他热源，不能从这份功耗直接推出固定温度，更不能给出“内层电流统一为外层一半”的规则。大电流铺铜也可能被焊盘颈缩、热焊盘连接或过孔瓶颈限制，应沿全路径检查最窄截面。

过孔电阻与电感依孔径、镀铜厚度、长度和返回结构变化，不是每孔固定 1 A、1 nH。多个过孔可分散电流与热，但实际分流受几何影响；热点、连接器和焊点同样要纳入验证。

高速布线按传播时间和接口预算处理

数字信号是否需要传输线处理主要与边沿和互连延迟有关，而不只是时钟频率。假设有效介电常数为 3，传播速度约 c/√3，100 mm 单程延迟约 0.578 ns；对 1 ns 量级边沿，这段互连不能轻易视作理想导线。实际场分布、结构和损耗需用相应模型。

差分阻抗由单根线的参考关系和两线耦合共同决定，线距越紧不一定越合适。应按接口目标和实际层叠使用场求解器或板厂确认的几何规则；使用经验公式前，应核对微带、带状线及参考面结构是否满足其前提。

若设计给定的差内传播失配预算为 20 ps，在上述传播速度下对应长度差约 3.46 mm。这里只演示“时间换长度”，并非任何 USB、HDMI 或 LVDS 的允许值。实际预算还包含封装、连接器、过孔和接收要求，不能统一写成 ±5 mil。

蛇形补偿过密会引入自耦合，不等于增加多少几何长度就精确增加同等电气延迟。换层、分叉与过孔残桩也会改变阻抗和反射；重点是完整通道满足要求，而不是零过孔或视觉上的绝对等长。

去耦是阻抗网络，不是容值越多越好

假设允许电压扰动 50 mV、负载电流变化 1 A，目标阻抗量级为 ΔV/ΔI=50 mΩ。若某阶段电容独自承担 1 A、1 μs，理想电容至少需要 C=IΔt/ΔV=20 μF；但有效电容的偏压衰减、ESR 以及 L·di/dt 会继续占用电压预算，这个值不是完整选型结果。

电容应与 IC 电源及返回构成短、低电感回路，两个端点和过孔都要看。某些背面布局可能通过短过孔得到更好连接，不能仅以“IC 先到过孔再到电容”判错。大电容、小电容的自谐振与互相连接还可能形成反谐振峰，不是多放几个不同容值就必然覆盖全部频率。ADI：去耦与连接电感

开关电源应先识别电流快速变化的换流回路，按拓扑与参考布局安排输入电容、开关器件和返回；开关节点铜面积、热需求与 EMI 需要权衡。反馈与采样线避开大电流压降及开关耦合，不能把“大功率元件尽量分散”当成优先于关键回路的原则。ADI：电源布局与 EMI

间距：制造可做与绝缘可用是两道要求

线距首先受制造能力影响，但电气间隙与爬电距离还涉及不同路径：前者通过空气，后者沿绝缘表面。适用值依工作/瞬态电压、基本或加强绝缘、污染程度、材料组别、海拔及产品标准而变，不能把“220 V 一律 2.5 mm”写作设计结论。阻焊也不能未经条件核对就视作满足所需绝缘层。TI：电气间隙与爬电距离

将相应条件落实到网络类别和规则中，再检查铜、焊盘、过孔、板边及机械件之间的路径。开槽是否有效、怎样计距离，仍需按所用规则处理，不是画一条槽就能任意缩小其余距离。

布局同时服务连接、散热与可测试性

先固定连接器、安装孔、开关和外形约束，再布置关键功率/模拟/时钟回路，其余器件围绕真实连接关系展开；核心 IC 未必应居中。晶体及负载电容按振荡器参考布局减少寄生，不能只追求两根线几何等长。

预留适合探测的电源、复位、下载和关键状态测试点。高速网络测试点也可能形成残桩，需选择合适结构；维修方便不能无代价地给每条高速线加长支线。无线模块的天线禁布区应按具体模块要求覆盖相应层与机械空间，不是所有外接天线区域都一律清铜。

从设计检查到制造交付

ERC 检查原理图规则，DRC 检查配置过的板级规则，两者都不能证明器件方向、电源策略或信号完整性正确。应核对符号与封装引脚映射、极性、插接方向、焊盘尺寸、机械干涉及生产工艺；对关键接口再检查实际参考面和回流，避免只看未连线计数归零。

文件扩展名不是唯一标准语义，.GKO 也不能笼统等于既是禁布层又是板框。以 KiCad 为例，板框由 Edge.Cuts 定义；制造输出还可携带层叠等作业信息。导出后应用独立查看器检查最终文件，而不是只检查编辑器视图。KiCad PCB 文档

复算板级预算

from math import sqrt, isclose
rho, length, width, thickness = 1.72e-8, 0.05, 0.0005, 35e-6
r = rho*length/(width*thickness)
assert 0.0491 < r < 0.0492
assert 0.0982 < 2*r < 0.0983
assert 0.1965 < 4*r < 0.1966
speed = 299792458/sqrt(3)
assert 0.577 < 0.1/speed*1e9 < 0.579
assert 3.46 < speed*20e-12*1000 < 3.47
assert isclose(0.05/1, 0.05)
assert isclose(1*1e-6/0.05, 20e-6)
print('铜线压降损耗、传播延迟、失配换算和 PDN 预算通过')

这些计算不替代热仿真、阻抗求解、适用绝缘规则或实板验证。

继续查阅

• 测量仪器与工具：探头负载与波形验证。
• 调试与烧录接口：恢复和测试连接。