PCB デザインの基礎

回路図はノード間の接続関係を示すのみであり、PCB は接続の抵抗、インダクタンス、キャパシタンス、リターンパス、放熱を決定する。回路図上の理想配線は、実基板では電圧降下、反射、またはクロストークの原因となる可能性がある。レイアウトとルーティングの核心は、実際の電流パスが電気的、熱的、機械的、および製造上の要件を満たすようにすることであり、フライトワイヤ（未接続の配線）をできるだけ早く接続することではない。

積層は電磁気的参照面を先に決定し、その後ルーティングルールを決定する

4層板では、シグナル層（トップ）、リファレンスプレーン（内部）、電源/シグナル層（内部）、シグナル層（ボトム）などの構成が可能だが、すべてのプロジェクトに適用できる唯一の積層構造は存在しない。もしボトムの高速配線が分割された電源層に近接している場合、リターンパスを確認する必要がある。別の層に完全なグランド平面があるからといって、すべての配線が自然に隣接する連続した参照面を持つわけではない。

層間距離、誘電率、銅箔厚、ソルダーレジストがインピーダンスと結合に影響を与える。FR-4 は材料のカテゴリであり、固定された誘電率ではない。Tg（ガラス転移温度）はガラス転移に関連する指標であり、長期運転可能な最高温度ではない。まず基板メーカーと製造可能な積層構造と許容公差を確定し、その後線幅、間隔、インピーダンス目標を定義する。これにより、ルーティング完了後に設定幾何形状が製造できないという事態を回避できる。

リターンパスは直流の導通だけでなく見るべき理由

低周波では電流分布が抵抗によって支配されるのに対し、高周波のリターン電流はパスのインピーダンスを最小限に抑えようとし、通常は近接する参照面や信号の投影領域に集中する。プレーンにスロット（切れ込み）がある場合、マルチメータで両地点のグランドが導通していることを確認できても、リターン電流は遠回りする可能性があり、ループ面積が増加し、他の回路との結合を引き起こす。

したがって、混合信号のレイアウトでは、アナロググランドとデジタルグランドを機械的に切り離すのではなく、機能ごとのゾーン分けと電流パスの制御によって干渉を隔離することが多い。個々の IC の AGND/PGND の接続は、その電流構造とメーカーのレイアウト要件に従って処理する必要がある。また、バリア、アンテナ、または特定の磁性デバイス領域には特定の禁布ゾーンが必要であり、「すべての領域にグランドを敷き詰める」ことを普遍的なルールとして扱うべきではない。TI 高速レイアウトガイド

シグナルが層を切り替える際にも、参照の切り替えを考慮する必要がある。前後で同じグランドネットワークの異なるプレーンを参照している場合、適切な位置に近接するリターンビアを提供できる。参照がグランドから異なる電源プレーンに切り替わる場合は、高周波のリターン関係を別途分析する必要があり、無関係なグランドビアを1つ追加しただけで連続していると見なしてはならない。

直流で導通する二経路は高周波でも同じ？

初期設定では A の抵抗が小さく B のインダクタンスが小さい。低周波で A、高周波で B が主に流す。B を 300 nH にすると優位性が失われる。フェーザ図は A の終点から B を描き、必ず (1,0) に達する。大きさの和が 1 A を超えても KCL に反しない。実際の基準面は分布系であり、ここでは周波数による分流変化だけを取り出す。

$$\frac{I_A}{I}=\frac{R_B+j\omega L_B}{R_A+R_B+j\omega (L_A+L_B)},I_A+I_B=I$$

線幅はまず電圧降下を計算し、次に昇温を検証する

矩形銅線の直流抵抗は概ね R=ρL/(wt) で近似できる。室温における銅の抵抗率を 1.72×10⁻⁸ Ω·m、長さ 50 mm、幅 0.5 mm、厚さ 35 μm とすると、抵抗は約 49.1 mΩ となる。2 A の電流が流れると、電圧降下は約 98.3 mV、損失は約 0.197 W となる。これは、線幅の問題が単に「焼けるかどうか」だけでなく、低電圧電源の電圧降下予算を先に超過する可能性があることを示している。

昇温は、隣接する銅面、基板厚、筐体、空気の流れ、内外層、その他の熱源にも依存しており、この消費電力から直接固定温度を導き出すことはできず、「内層の電流は外層の半分」といったルールを提示することもできない。大電流を流すための銅箔も、パッドのネック絞り、ヒートシンクパッド接続、またはビアのボトルネックによって制限される可能性があるため、全パスにわたって最も細い断面を確認する必要がある。

ビアの抵抗とインダクタンスは、孔径、めっき厚、長さ、リターン構造によって変化し、1ビアあたり1 A、1 nH と固定されるものではない。複数のビアを使用することで電流と熱を分散できるが、実際の分流は幾何形状の影響を受ける。ホットスポット、コネクタ、はんだ接合部も検証に含める必要がある。

高速ルーティングは伝播時間とインターフェース予算で処理する

デジタル信号に伝送線処理が必要かどうかは、主にエッジレートと相互接続の遅延に関連しており、クロック周波数だけでは判断できない。有効誘電率を 3 と仮定すると、伝播速度は約 c/√3 となり、100 mm の片道遅延は約 0.578 ns となる。1 ns 程度のエッジレートを持つ信号の場合、この相互接続を容易に理想導線と見なすことはできない。実際の場分布、構造、損失は、適切なモデルを用いて扱う必要がある。

差動インピーダンスは、単線と参照面の関係と2線間の結合によって共同で決定され、線間隔が狭ければ必ずしも適しているわけではない。インターフェース目標と実際の積層構造に基づき、場求解器または基板メーカーが確認した幾何ルールを使用するべきである。経験式を使う前に、マイクロストリップ、ストリップライン、基準面の構造が式の前提と一致するか確認する。

設計で指定された差動伝播の不一致予算が 20 ps の場合、上記の伝播速度では長さの差が約 3.46 mm に相当する。ここでは「時間を長さに変換」する例を示しているだけであり、USB、HDMI、LVDS などの許容値を意味するものではない。実際の予算には、パッケージ、コネクタ、ビア、受信側の要件も含まれており、一律に ±5 mil と表記してはならない。

蛇行補償を過度に密に配置すると自己結合を引き起こし、幾何学的な長さを増やすからといって、電気的な遅延が正確に等しく増加するわけではない。層の切り替え、分岐、ビアのスタブもインピーダンスと反射を変化させる。重要なのは、完全なチャネルが要件を満たすことであり、ビアがゼロであることや、視覚的に絶対的な等長であることではない。

デカップリングはインピーダンスネットワークであり、容量値が多ければよいわけではない

許容電圧擾乱が 50 mV、負荷電流変化が 1 A と仮定すると、目標インピーダンスの桁は ΔV/ΔI=50 mΩ となる。ある段階でコンデンサが単独で 1 A、1 μs を担う場合、理想コンデンサでは少なくとも C=IΔt/ΔV=20 μF が必要となる。しかし、有効容量のバイアス減衰、ESR、および L·di/dt による電圧降下が電圧予算をさらに占有するため、この値が完全な選定結果となるわけではない。

コンデンサは IC の電源およびリターンと短く低インダクタンスなループを構成する必要があり、両端点とビアの双方を確認する必要がある。背面レイアウトでは、短いビアによってより良い接続が得られる場合があり、「IC へはまずビアを通り、その後コンデンサ」という配置を誤りと判断してはならない。大容量コンデンサと小容量コンデンサの自己共鳴や相互接続により、アンチ共鳴ピークが形成される可能性があり、異なる容量値のコンデンサを複数配置すれば必ず全周波数をカバーできるわけではない。ADI：デカップリングと接続インダクタンス

スイッチング電源では、電流が急速に変化するコンミューテーションループをまず特定し、トポロジと参照レイアウトに基づいて入力コンデンサ、スイッチ素子、リターンを配置する必要がある。スイッチノードの銅面積、熱要件、EMI のバランスを取る必要がある。フィードバックとサンプリングラインは、大電流による電圧降下やスイッチング結合を回避し、「大電力素子をできるだけ分散させる」ことを、重要なループよりも優先する原則として扱うべきではない。ADI：電源レイアウトと EMI

間隔：製造可能であることと絶縁として機能することは別の要件

線間隔はまず製造能力の影響を受けるが、電気的クリアランスとクリープディスタンスは異なるパスを伴う。前者は空気中を通過し、後者は絶縁体表面に沿って移動する。適用値は、動作/過渡電圧、基本または強化絶縁、汚染度、材料グループ、標高、製品規格によって異なり、「220 V 一律 2.5 mm」として設計結論に記載してはならない。ソルダーレジストも、条件を確認せずに必要な絶縁層を満たすものとして見なしてはならない。TI：電気的クリアランスとクリープディスタンス

対応する条件をネットクラスとルールに落とし込み、銅、パッド、ビア、基板端、機械部品間のパスを確認する。スロット（切れ込み）が有効かどうか、距離をどのように計算するかは、使用するルールに従って処理する必要があり、スロットを1本引いただけで他の距離を任意に縮小できるわけではない。

レイアウトは接続、放熱、テスト容易性のすべてに貢献する

コネクタ、取付穴、スイッチ、外形の制約を先に固定し、その後、重要なパワー/アナログ/クロックループを配置し、他のデバイスは実際の接続関係に合わせて配置する。コア IC が必ずしも中央にあるべきではない。クリスタルと負荷コンデンサは、発振器の参照レイアウトに従って寄生要素を最小限に抑え、単に2本の線の幾何学的等長を追求すべきではない。

電源、リセット、ダウンロード、および重要なステータスのテストポイントとして、プローブがアクセス可能な領域を確保する。高速ネットワークのテストポイントはスタブとなる可能性があるため、適切な構造を選択する必要がある。保守の容易さを優先して、すべての高速線に無理にスプライスを追加してはならない。ワイヤレスモジュールのアンテナ禁布ゾーンは、具体的なモジュールの要件に従って対応する層と機械的スペースをカバーする必要があり、すべての外接アンテナ領域で一律に銅箔を除去すればよいわけではない。

デザインチェックから製造納品まで

ERC は回路図のルールをチェックし、DRC は設定された基板レベルのルールをチェックするが、これらだけではデバイスの向き、電源戦略、または信号整合性が正しいことを証明するものではない。シンボルとパッケージのピンマッピング、極性、挿入方向、パッドサイズ、機械的干渉、および製造工程を照合する必要がある。重要なインターフェースについては、実際の参照面とリターンパスを再確認し、未接続のワイヤ数がゼロであることだけを確認してはならない。

ファイル拡張子は唯一の標準的な意味を持つものではなく、.GKO が一律に禁布層かつボードフレームを意味するものではない。KiCad の例では、ボードフレームは Edge.Cuts で定義される。製造出力には、積層などの作業情報を含めることもできる。エクスポート後、エディタのビューのみを確認するのではなく、独立したビューアを使用して最終ファイルを確認する必要がある。KiCad PCB ドキュメント

基板レベルの予算を再計算する

from math import sqrt, isclose
rho, length, width, thickness = 1.72e-8, 0.05, 0.0005, 35e-6
r = rho*length/(width*thickness)
assert 0.0491 < r < 0.0492
assert 0.0982 < 2*r < 0.0983
assert 0.1965 < 4*r < 0.1966
speed = 299792458/sqrt(3)
assert 0.577 < 0.1/speed*1e9 < 0.579
assert 3.46 < speed*20e-12*1000 < 3.47
assert isclose(0.05/1, 0.05)
assert isclose(1*1e-6/0.05, 20e-6)
print('銅線電圧降下損失、伝播遅延、不一致換算、PDN 予算が通過')

これらの計算は、熱シミュレーション、インピーダンス求解、適用される絶縁ルール、または実基板の検証に取って代わるものではない。

さらに参照する

• 測定機器とツール：プローブの負荷と波形検証。
• デバッグとプログラミングインターフェース：復旧とテスト接続。