组合逻辑电路

同样是“选中一路”，MUX 在数据中选一路，译码器把编号变成片选，优先编码器则从多个请求中决定谁先获得服务。理解它们的输入约束、有效极性和变化时序，比背器件名称更有用。本篇以选择和算术为主线，把真值表、门级结构和实际接口对应起来。

“无记忆”不等于“没有延迟”

理想组合电路满足 Y=F(X)：给定当前输入，输出的稳态值唯一，不需要过去的输入来解释。通常用无组合反馈的门网络实现。锁存器、触发器、计数器、移位寄存器则保存状态，属于时序逻辑。有没有外接时钟并不是充分判据：锁存器可在使能电平下保存数据，无时钟反馈电路也可能有状态或振荡。

真实组合逻辑在输入变化后需要时间稳定。传播延迟取决于输入到输出的路径、上升/下降方向、供电、温度和负载；转换过程中可以出现暂态错误。功能真值表描述稳定结果，不能据此推断任何时刻的输出都正确。

MUX：选择与逻辑分解是同一件事

二选一 MUX 的数据输入为 A、B，选择输入为 S：

Y=¬S·A+S·B。

取反必须落在 S 上；¬A·S+B·S 在 S=0 时恒为 0，根本不能完成二选一。宽度为 8 bit 的二选一，是 8 个数据位共享一个选择信号，并非用一个一位 MUX 就能容纳一字节。

一般地，任意布尔函数都可按变量 S 展开为 F=¬S·F|S=0+S·F|S=1，这称为 Shannon 展开。将两个子函数接到 MUX，就把代数分解变成电路。例如 F=A⊕B，以 A 为选择信号时，A=0 的子函数是 B，A=1 的子函数是 ¬B，只需一个反相器和一个 MUX。

四选一需要两位选择码，也可以用三个单元、两层二选一 MUX 树实现：第一层各选一组，第二层再选两组之一。这里是 三个 MUX、两层延迟⁠，不能混淆单元数量与路径深度。更大的选择网络还会受选择线扇出、布线和负载影响。

MUX 本身不保存轮到哪个输入。并行转串行还需计数/状态和采样时序；无毛刺时钟切换也不能直接由普通数据 MUX 保证，因为选择线在两个时钟不同电平时变化，可能制造短脉冲。

译码器：有效极性和地址覆盖决定片选行为

对高有效使能 E、输入 A₁A₀，理想高有效二到四译码器为：Y₀=E¬A₁¬A₀，Y₁=E¬A₁A₀，Y₂=EA₁¬A₀，Y₃=EA₁A₀。E=1 时恰好一路为 1；E=0 时全为 0。这里的 one-hot 是稳态功能约束。

实际芯片不一定输出高有效。74HC138 的选中输出为低；其两个低有效使能必须为低，另一个高有效使能必须为高，否则所有输出为高。因此读表时先确认使能，再看哪一路被拉低。Nexperia：74HC/HCT138 功能表

例如一个 16 位地址空间中，8 KiB 存储器放在 0x8000～0x9FFF。A₁₅A₁₄A₁₃ 必须为 100，低 13 位用于器件内部地址。高有效命中条件为 hit=A₁₅¬A₁₄¬A₁₃；若再用高有效 access 限定实际访问，低有效片选为 CS_n=¬(hit·access)。只译码 A₁₅ 会把 0x8000～0xFFFF 都选中，同一芯片会在多个地址窗口出现镜像。

多位地址切换时，各位不可能绝对同时到达，译码输出可能短暂选错设备。尤其不能让未限定的地址译码毛刺直接成为写入脉冲；需按总线协议保证地址稳定窗口，并由合适的读写/访问控制限定。加一个寄存器能改变采样方式，但是否解决问题还取决于建立保持时间与系统延迟要求。

七段显示译码则不是一位有效输出：一个数字通常点亮多段，还要区分共阳/共阴和驱动电流。译码器解决逻辑映射，不自动具备足够的 LED 驱动能力。

编码器：编号必须和“编号有效”一起传递

普通编码器通常要求输入 one-hot。优先编码器允许多个请求同时有效，并按固定次序输出其中一个编号。假设高有效四路请求 R₃ 优先级最高，则：

• valid=R₃+R₂+R₁+R₀；
• code₁=R₃+R₂；
• code₀=R₃+¬R₂·R₁。

例如请求 0110 同时包含 R₂、R₁，结果应为 code=10、valid=1；0001 得到 code=00、valid=1，0000 则是 code=00、valid=0。缺少 valid，无法区分“没人请求”和“第 0 路请求”。真实器件还可能提供用于级联的组选择和使能输出；74HC148 的请求输入及编码输出采用低有效逻辑，不能直接套用上述高有效公式。TI：SN74HC148

固定优先编码器每次都优先选最高请求，不记得谁已等待很久。若要求公平轮询，就需要保存上次服务位置，成为含状态的仲裁器；此外输出编号也不等于已经完成服务，应由协议定义 grant、accept 与请求撤销。

加法器：从一位运算走到位宽和溢出

半加器处理 A+B，输出 S=A⊕B、C=AB，满足整数等式 A+B=S+2C。全加器再接收低位进位 Cᵢ：

Sᵢ=Aᵢ⊕Bᵢ⊕Cᵢ，Cᵢ₊₁=AᵢBᵢ+(Aᵢ⊕Bᵢ)Cᵢ。

半加器适合确定没有输入进位的两位相加，不是“只能在最低位使用”的物理限制；多位加法通常用全加器便于级联和支持进位输入。

行波进位从低位依次传播。设生成项 Gᵢ=AᵢBᵢ、传播项 Pᵢ=Aᵢ⊕Bᵢ，则 Cᵢ₊₁=Gᵢ+PᵢCᵢ。展开两级得到 C₂=G₁+P₁G₀+P₁P₀C₀：不必先等到中间进位输出，便能直接用原始输入计算。

超前进位利用这种展开，分组或前缀结构进一步控制逻辑深度。若粗暴把所有项展开为大扇入门，会遇到扇入、负载和布线限制；不能把任何“超前进位”都一概标成固定 O(log n) 延迟。平衡前缀网络在受限扇入模型下可取得对数逻辑深度，实际芯片还受布线影响。

Carry 与 overflow 回答不同的问题

4 位加法器只保留低 4 位时，结果按模 16 回绕。1111+0001 得到低位 0000、进位 1：无符号 15+1 超范围，但有符号补码 −1+1=0 没有溢出。0111+0001 得到 1000、进位 0：无符号 7+1 正常，有符号范围 −8～7 却溢出。

补码加法的溢出条件是“两操作数同号，而结果异号”，也可由符号位的输入进位 XOR 输出进位检测。减法可用 A+¬B+1 复用加法器；在这一实现中最终进位 1 对无符号减法表示无借位，但处理器的标志位命名与极性必须另查架构定义。

比较器同样需要符号约定：1000 与 0111 按无符号比较是 8>7，按四位补码则是 −8<7。无符号比较可从最高位开始，第一对不同位决定大小；符号不同时，有符号比较先由符号位决定，不能直接沿用无符号进位判断。

同一组比特，进位和溢出为什么不同？

默认7+1没有输出进位，却把补码结果从正数范围推到1000。把A改成1111，同样加1会产生进位，而补码−1+1并不溢出。进位表最后一列是送往更高位的进位，不是当前和位。

$$V=C_{in,MSB}\oplus C_{out,MSB}$$

LUT 与 HDL：组合函数怎样落到可编程器件

一个 n 输入、1 输出 的 LUT 需要 2ⁿ 个真值表位；不是“2ⁿ 输入的 LUT”。例如三输入函数有八种输入组合，存八个输出位，输入作为选择地址。SRAM 型 FPGA 常用配置存储位和选择网络实现这种结构；实际可分裂 LUT、多输出单元、专用进位链及逻辑块组成随架构而变，不宜用某一种 LUT 数量概括所有产品。

HDL 描述组合逻辑时，每个输出在所有分支上都应得到定义。下面给出二选一的 SystemVerilog 连续赋值：

assign y = sel ? b : a;

在过程块中漏写某分支的输出，可能意味着“该分支保持旧值”，推断出锁存器；关键不是有没有写时钟，而是描述是否要求记忆。综合后还应检查推断的单元和时序路径。PAL/GAL 的乘积项结构、CPLD 的宏单元和 FPGA 的 LUT 是不同实现资源，可实现的函数规模与时序都有限，不能理解为任意规模逻辑都能装入任意器件。

从组合延迟走到同步时序预算

寄存器之间插入组合逻辑后，零时钟偏斜的简化建立时间条件是：

Tclk ≥ tCQ,max + tcomb,max + tsetup + 额外时序裕量。

例如教学预算 tCQ=1 ns、组合最坏延迟 7 ns、建立时间 1 ns、额外裕量 1 ns，周期至少 10 ns，理想预算上限为 100 MHz。这不是芯片实测频率，也没有替代对每条路径的静态时序分析。最快路径还必须满足保持要求，不能只检查最长路径；时钟偏斜、抖动及外部 I/O 约束需要加入实际分析。MIT：同步组合与时序约束

末级寄存器只在满足采样条件时屏蔽中间毛刺。毛刺若进入时钟、异步复位或写使能等敏感控制路径，可能已经产生副作用；跨时钟域问题也不能用“打一拍就好”概括。

用穷举核对功能，而不是只看一个例子

下面验证二选一、全加器、优先编码器，并遍历四位加法的进位与有符号溢出。它验证离散功能，不模拟门延迟、毛刺或电气特性。

from itertools import product

for a, b, s in product((0, 1), repeat=3):
    assert ((1-s)*a | s*b) == (b if s else a)
    total = a+b+s
    out = a ^ b ^ s
    carry = (a & b) | ((a ^ b) & s)
    assert total == out + 2*carry

for req in range(16):
    r0, r1, r2, r3 = [(req >> i) & 1 for i in range(4)]
    valid = r0 | r1 | r2 | r3
    code = ((r3 | r2) << 1) | (r3 | ((1-r2) & r1))
    assert valid == int(req != 0)
    assert code == (req.bit_length()-1 if req else 0)

signed = lambda x: x if x < 8 else x-16
for a, b in product(range(16), repeat=2):
    result = (a+b) & 15
    carry = (a+b) >> 4
    overflow = ((a ^ b) & 8) == 0 and ((a ^ result) & 8) != 0
    assert carry == int(a+b > 15)
    assert overflow == (not -8 <= signed(a)+signed(b) <= 7)

print("MUX、全加器、优先编码及 256 组四位加法检查通过")

继续查阅

• 逻辑门与布尔代数：卡诺图、冗余覆盖与静态冒险。
• 时序逻辑电路：状态、触发器、建立保持和同步。
• 逻辑电平与接口物理层：电压范围、输出驱动与总线连接。