タイミング論理回路

同様に、入力が 1 の場合、シーケンス検出器は最初の 1 を待っているのか、それとも 10 を受信して 101 の確認を控えているのか。過去の情報を保持し、将来の判断に関連する情報を保存する必要があります。これが状態です。タイミング論理の核心は状態の保持にあり、クロックは状態変化を同期設計で整理する方法であり、すべてのタイミング回路にクロックが必要というわけではありません。

フィードバック記憶から D フリップフロップへ

クロス結合されたゲート回路は、2つの安定状態を形成できます。アクティブハイの NOR 型 SR ラッチを例に挙げると、方程式は Q=¬(R+Q̄)、Q̄=¬(S+Q) です。S=1 になると、まず Q̄=0 が強制され、フィードバックにより Q=1 になります。S が 0 に戻っても、フィードバックによってこの状態が維持されます。

NAND 型は通常、アクティブロー入力を採用しており、禁止組み合わせは上記の表と逆になり、2つの入力極性を混用することはできません。電源投入時にも、フィードバックラッチがどちらの状態になるかは自然に決まりません。システムで初期値を確定させる必要がある場合は、明示的な初期化またはリセットメカニズムを採用すべきです。

D ラッチは、データ D とイネーブル E を使用して、通常の動作における SR の禁止組み合わせを回避します。アクティブハイイネーブルの場合、E=1 の間、伝搬遅延後に Q が D に追従し、E=0 になると最後にラッチされた値を保持します。この「トランスペアレント（透明）」な性質は機能であり、故障ではありません。しかし、接続方法によってデータが同じトランスペアレントウィンドウ内で多段を通過できる場合、スルー（貫通）とラッチのタイミングを分析する必要があり、エッジトリガパイプラインルールをそのまま適用することはできません。

ポジエッジ D フリップフロップは、クロックの立ち上がりエッジでサンプリングし、その後 tCQ の遅延を経て Q が更新されます。それ以外の時間、非同期セット/リセットなどの制御が無効な間は状態を保持します。デバイスにはネガティブエッジモデルもあります。データシート内のクロック記号、反転泡、および機能表によって具体的な動作が決定されます。TI：SN74HC74 ポジエッジ D フリップフロップ

セットアップ時間は、D がサンプリングエッジの前に安定していることを要求し、ホールド時間はエッジの後に引き続き安定していることを要求します。これらの要件に違反すると、結果は通常のタイミング保証が得られなくなります。古い値や新しい値をキャプチャする可能性があり、メタステーブル状態に陥る可能性もあります。違反のたびに必ずメタステーブルが発生するとは限らず、メタステーブルを必然的な振動として定義することもできません。出力が利用可能な論理レベルに達するまで遅延したり、後続の異なる受信ユニットが異なる判断を下したりすることがあります。

JK フリップフロップは、有効エッジに基づいて J/K によって保持、セット、リセット、またはトグルを実行します。J=K=1 の場合、トグルします。T フリップフロップの更新式は Q_next=Q⊕T であり、D フリップフロップに XOR 論理を追加することで実現できます。ここで言う「1回トグルする」ことは、具体的なトリガ構造とタイミングに依存しており、エッジトリガの結論を任意のトランスペアレントフィードバック回路に直接適用することはできません。

レジスタとカウンター：各サイクルで古い状態を使用する

n 個のフリップフロップがクロックを共有することで、n ビットレジスタを構成します。イネーブル付きレジスタは、en=1 のときに新しいデータを読み込み、それ以外は保持します。データセレクタを使用して保持を実現するのが一般的であり、en をクロックと AND 演算するよりも制約が正しく設定しやすいです。本物のクロックゲート制御には、グリッチフリーゲート構造またはデバイス専用リソースが必要です。

同期バイナリカウンターは、en ? Q+1 : Q と記述でき、ビット幅がモジュラス数を決定します。同期とは、すべてのビットが同じクロックでサンプリングされることを意味しますが、すべての Q の物理的な変化が絶対的に同時であることを意味するわけではありません。リップルカウンターは、前の段の出力で次の段のクロックを駆動するため、段ごとの遅延があり、デコード時に中間コードをより目に見えて確認できます。

BCD（Binary-Coded Decimal）の1桁の10進数は、4ビットの符号 0000～1001 を使用します。3ビットのバイナリ増分シーケンスは BCD ではありません。モジュロ 10 カウンターでは、不正な状態 1010～1111 の動作を規定する必要があります。例えば、次のサイクルで 0000 に戻すなどです。Gray コードでは、隣接する有効なカウントは1ビットのみ変化しますが、それでも正しいレジスタ化、同期、および配線制約が必要であり、「1ビットのみ変化する」という事実だけで、ドメイン間が絶対的に安全であると結論付けることはできません。

シフトレジスタは、古い隣接ビットを同時にサンプリングします。4ビットレジスタの右端にシリアル bit が入力される例では、Q_next=((Q<<1)|bit)&0xF となります。1、0、1、1 を順に入力すると、状態は 0001、0010、0101、1011 となります。パラレル出力は、各サイクルで全体が更新されるものであり、ソフトウェアのループでビットごとに更新される連鎖結果ではありません。

// 同期アクティブハイリセット；reset と en はどちらも clk クロックドメインに属する。
always_ff @(posedge clk) begin
    if (reset)
        q <= '0;
    else if (en)
        q <= {q[2:0], serial_in};
end

非ブロッキング代入は、エッジにおいて古い値に基づいて計算し、レジスタを更新することを記述します。ここで言う serial_in も、このクロックドメインのサンプリング要件を満たす必要があります。always_ff を使用しただけでは、非同期入力が自動的に同期されるわけではありません。

セットアップとホールド：上限を制限するものと下限を制限するもの

送信クロックエッジが 0 で到達し、受信クロックの対応するエッジが s 遅れて到達すると仮定します。s>0 は、受信クロックが遅れていることを示します。単一サイクル、ポジエッジからポジエッジへのパスにおいて、別途列挙されているジッタや不確実性を無視すると：

受信クロックが遅れると、セットアップチェックにはより多くの時間が与えられますが、ホールドの満たしにくさが増します。実際のツールでは、異なるエッジ、クロックパス、プロセスコーナーを区別し、対応する不確実性を計上します。典型値の遅延で最悪条件の分析を代替することはできません。MIT：タイミング論理と制約

教学例として、T=10 ns、s=0.5 ns、tCQ,max=1 ns、tcomb,max=7 ns、tsetup=1 ns を取ると、セットアップマージンは 10+0.5−1−7−1=1.5 ns です。最速パスが tCQ,min=0.2 ns、tcomb,min=0.1 ns、thold=0.2 ns の場合、ホールドマージンは 0.2+0.1−0.5−0.2=−0.4 ns となり、依然として失敗します。

周期を 10 ns から 20 ns に増やすと、セットアップは改善されますが、この同エッジのホールド制約は変化しません。ホールドの修正通常、最短パス遅延、クロックスキュー、および配置配置に関与します。すべてのデータパス遅延を盲目的に増やすと、セットアップを壊す可能性があります。パイプライン化は、各セグメントの最長組合せパスを短縮できますが、処理遅延のサイクル数が増加するため、各セグメントのホールドと制御の整列を再確認する必要があります。

低速化してもホールドが直らない理由は？

既定はsetup+1.5 ns、hold−0.4 ns。周期を20 nsにしてもhold境界は動かない。データ遅延を加えると最早・最遅の両方が遅れるため、両条件を再確認する。

FSM：シーケンス 101 で、なぜ状態がこのように設計されているかを説明する

同期 FSM は state_next=F(state,input) と記述されます。Moore 出力は G(state)、Mealy 出力は G(state,input) です。両者の違いは出力の依存関係にあり、「片方は常にグリッチがなく、もう片方は必ず高速である」という意味ではありません。Moore で複数ビットの状態組み合わせをデコードする場合、状態ビットの伝搬遅延が異なるため、グリッチが発生する可能性があります。出力をレジスタ化すると、このタイミング境界を変更できます。

重複を許可する 101 検出器を考えます。S0 は現在有用な接尾辞がないことを表し、S1 は 1 にマッチしたことを表し、S2 は 10 にマッチしたことを表します。S2 で 1 を受信すると、ヒットを報告して S1 に遷移します。なぜなら、直前に受信した 1 が次の 101 の先頭になる可能性があるからです。

入力が 10101 の場合、3番目と5番目のビットでヒットする必要があります。ヒット後に直接 S0 に戻ると、重複する2回目のマッチを見逃してしまいます。これは「状態がどのような情報を保存するか」が機能に直接影響を与える例です。Mealy 出力は、現在の状態が S2 のままで入力が 1 に安定している間に、組合せ遅延を経てハイになります。外部インターフェースで1サイクル安定したパルスを要求する場合、明確なサンプリング境界でこの結果をレジスタ化し、対応する遅延を記録する必要があります。

状態エンコーディングはバイナリまたは one-hot のいずれかです。one-hot はより多くのフリップフロップを使用しますが、一部のデコードが単純になる可能性があります。ただし、消費電力、速度、および面積は対象デバイスに応じて判断する必要があります。組合せの次状態ブロックでは、すべての分岐をカバーする必要があります。不正な状態の回復方法を明確にし、回復戦略が正しい CDC や電源完全性を代替することはできません。

メタステーブルとシンクロナイザ：回復時間を増やすもので、確定遅延を保証するものではない

非同期入力は、ターゲットクロックに対してサンプリングウィンドウに落ちる可能性があり、通常の同期タイミング制約では解消できません。シンクロナイザは、まず第1段で受信し、回復時間を確保してから、ターゲットクロックの第2段でサンプリングします。ビジネスロジックは最終段の出力のみを使用します。段間に組合せ論理を挿入したり、ビジネス受信側に分岐させたりしてはいけません。配置配置や専用シンクロナイザ属性も、利用可能な回復時間に影響を与えます。

2段が一般的な出発点ですが、実際に必要な段数は、デバイス特性、ターゲットクロック、入力遷移周波数、および信頼性要件に応じて計算する必要があります。典型的なモデルは MTBF∝exp(Tresolve/τ)/(fclk·fdata) の傾向を示しますが、定数と τ はデバイス特性から取得する必要があります。任意の τ を使用して信頼寿命を計算することはできません。複数のドメイン間リンクの故障率は累積されるため、単一リンクの MTBF がシステム全体の保証になるわけではありません。Intel：メタステーブルとシンクロナイザの分析

同期結果は、非同期変化に対して異なる数のサイクル遅れる可能性があります。シンクロナイザはメタステーブルの伝播確率を低減しますが、すべての短パルスがサンプリングされることを保証するものではありません。例えば、ターゲットクロックが 20 ns ごとにサンプリングする場合、2回のサンプリングの間に完全に位置する 5 ns のパルスは消失します。これは受信フリップフロップがメタステーブルになっていない場合でも同様です。

メタステーブルなしでもイベントは消える

既定の5–10 nsパルスはエッジ間にあり四回とも0。20 nsを覆うよう移動するとHighを捉える。ここではメタステーブルを扱わず、理想サンプルでも短パルスを失い、段数追加では復元できないことを示す。

CDC では、伝送されるのがレベル、イベント、データかをまず確定させる

複数ビットデータの場合、各ビットを2回サンプリングしても、旧ワードでも新ワードでもない混合値が得られる可能性があります。例えば、バイナリ 0111→1000 の場合、4ビットすべてが変化するため、受信側は任意の組み合わせを見る可能性があります。ハンドシェイク方式では、送信側がまずデータを安定させ、次に受信側を通知します。通知がドメイン間を跨いだ後、受信側がサンプリングし、確認が戻る前に送信側はデータを保持し、制御とデータの相対的な到達時間を制約します。非同期 FIFO は、データストレージと読み書きドメインのポインタ管理を分離し、継続的なフローに適しています。

Gray コードも汎用の複数ビット同期手法ではありません。任意の2つの Gray 符号の間でも、複数ビットが異なる可能性があります。ソース側で隣接カウントに従って進み、出力がレジスタ化され、ドメイン間パスの制約が正しい場合にのみ、1ビットのみ変化する性質を利用できます。受信側は中間カウントをスキップする可能性があるため、各サイクルで隣接値のみを見るとは限りません。

リセットリリースにもタイミングが必要

同期リセットは有効なクロックエッジで有効になり、クロックが動作しており、パルスがサンプリングをカバーする必要があります。非同期リセットはクロックを待たずに即座に有効になりますが、有効解除が有効エッジに近い場合、リカバリ/リムーバル要件に関与します。一般的な戦略は、各クロックドメインで非同期にリセットをセットし、同期してリリースし、クロックが安定するのを待つことです。具体的なデバイスでは、リセットパルス幅、電源投入時の初期化、および専用リソースを考慮する必要があります。AMD：同期リセットと非同期リセット

異なるドメインは、異なるタイミングでリセットから離脱する可能性があります。ドメイン間のハンドシェイクと FIFO では、この時点でどの信号が有効かを定義し、デフォルトのビット変化を新しいイベントとして扱わないようにする必要があります。ボタンのシンクロナイザは、デバウンスと同義ではありません。シンクロナイザはサンプリングタイミングを処理し、デバウンスは機械接点の繰り返し変化を処理します。通常、安定時間のカウントや他のフィルタリング戦略も必要です。

状態軌跡を用いた動作の照合

以下は、重複シーケンス検出、BCD 不正状態の回復、Gray 隣接性、およびセットアップ/ホールド計算例をチェックするものです。これは離散モデルチェックであり、アナログメタステーブルをシミュレートするものではなく、HDL シミュレーション、合成レポート、静的タイミング解析、および CDC 分析を代替するものではありません。

from fractions import Fraction as F

state, hits = 0, []
for pos, bit in enumerate(map(int, '10101'), 1):
    hit = state == 2 and bit == 1
    if hit:
        hits.append(pos)
    state = ((0, 1), (2, 1), (0, 1))[state][bit]
assert hits == [3, 5]

for q in range(16):
    nxt = q+1 if q < 9 else 0
    assert 0 <= nxt <= 9
    assert nxt == ((q+1) % 10 if q <= 9 else 0)

gray = lambda n: n ^ (n >> 1)
for n in range(16):
    assert (gray(n) ^ gray((n+1) % 16)).bit_count() == 1

setup_slack = F(10)+F('0.5')-1-7-1
hold_slack = F('0.2')+F('0.1')-F('0.5')-F('0.2')
assert setup_slack == F('1.5') and hold_slack == F('-0.4')
assert F(20)+F('0.5')-1-7-1 > setup_slack
print('重複検出、BCD 回復、Gray 隣接性及びセットアップ/ホールド予算チェック通過')

引き続き参照

• 組合せ論理回路：次状態論理、加算器、およびクリティカルパス。
• 論理レベルとインターフェース物理層：入力レベルと電気的接続。
• デバッグとプログラミングインターフェース：リセットとクロック条件を実際のボードデバッグに適用する。