电容（Capacitor）

电源旁边放了 10 μF，负载跳变时仍可能掉压；某个电容在更高频率下也可能越来越像电感。“隔直通交”只是理想模型的简写。本篇从电荷与电压变化的关系出发，再把有效容量、ESR、ESL 和实际连接纳入分析。

电荷、能量与连续性

理想电容由彼此绝缘的两个导体形成，充电使两端积累等量异号电荷，在电场中储存能量。端口电流不意味着自由电子穿过理想介质从一片极板流到另一片；外部电路向两端搬移电荷，极板间变化的电场对应位移电流。

在线性且参数固定的模型中，q = Cv，C 的单位 F = C/V，描述同样电压变化对应多少电荷变化。采用电流进入电压正端的约定，对时间求导得 i = C·dv/dt。若 C 随电压变化，要区分 q/v 与微分电容 dq/dv，不能把固定 C 公式不加条件地用于整个大信号过程。

10 μF 电容承受恒定 1 mA 充电电流时，dv/dt = 100 V/s，即每毫秒升高 0.1 V。若通过电阻连接固定电压源，电流会随着剩余压差减小，因此是指数变化，而非线性斜坡。具体 RC 解法见 直流电路分析。

“电压不能突变”的准确条件是有限电容在没有冲激电流时保持电压连续。理想电压源强行给理想电容施加电压阶跃，会要求冲激电流；现实中源阻抗和寄生参数限制变化。电容器外部端子电压还可能因 ESR 压降快速变化，这与内部理想 C 的电压连续性并不矛盾。

储能 E = ½Cv² 来自对 v·dq 的积分，适用于固定线性 C。10 μF 在 5 V 时存储 125 μJ；电压加倍时储能变为四倍。并联的理想电容承受相同电压，容量相加；串联时 1/C_eq = Σ1/C_i。实际串联电容的直流分压还受漏电影响，不能只按容量比保证每只不超过额定电压。

相同电流，为什么电压斜率不同？

时间轴可以直接拖动，没有必须走完的步骤。固定 I 和 t，只改变 C：经过的电荷相同，电压和能量却不同。这里的电流源主动维持电流，因此不能把这条直线套到通过电阻连接恒压源的充电过程。

$$\Delta q=I\Delta t,\frac{dv}{dt}=\frac{I}{C},E=\frac{1}{2}C{v}^2$$

自谐振与真实阻抗

理想电容的正弦稳态阻抗为 Z_C = 1/(jωC)，其中 j² = −1，ω = 2πf。常写的 1/(2πfC) 是容抗大小；相位上电流领先电压 90°。把阻抗只写成一个正实数，会丢失相位信息，无法正确分析与电感、电阻的组合。

理想电容在恒定直流稳态下电流为零，但现实还有漏电。对某个非零频率，能否近似短路还取决于它相对于其他支路阻抗是否足够小，而不是仅凭“高频”二字判断。

实际器件的常用简化模型包含串联 ESR、串联 ESL、理想 C，以及表示漏电的并联电阻。在忽略漏电且参数近似固定的频段内：

Z ≈ ESR + j(ωESL − 1/(ωC))。

低频时容性项占优，阻抗随频率上升而下降；到 f₀ ≈ 1/(2π√(ESL·C))，感抗与容抗抵消，阻抗约降到 ESR；再升高频率，感性项占优，阻抗重新上升。这正是“频率越高越接近短路”的边界。Murata：电容阻抗与 ESR 频率特性

例如 C = 100 nF、ESL = 1 nH 得到自谐振频率约 15.9 MHz。这个算例的 ESL 包括所选择模型内的电感；实际板上走线、焊盘和回流路径会增加回路电感，因此不能把数据手册的器件曲线原样当成芯片电源脚看到的阻抗。

多个电容并联也不是所有频率下都更好：不同支路的容性与感性行为可能形成反谐振峰。需要结合电源分配网络、损耗与布局分析，不能把“每种容值都放一个”当成普遍最优方案。

电容的阻抗为什么先降后升？

蓝线是复阻抗的大小，下面同时保留相位与两个相反的电抗项。增加 C 或 ESL 都让谷底向低频移动，但高频端主要由 ESL 控制。仅看到一条“电容阻抗随频率下降”的理想曲线，会漏掉这个转折。

$$|Z|=\sqrt{ES{R}^2+{\left(\omega ESL-\frac{1}{\omega C}\right)}^2}$$

选型看有效容量

不能用一个类型名替代具体曲线。X7R 表示相应温度分类，通常对应 −55°C 到 +125°C 内规定测试条件下容量变化不超过 ±15%；它不保证叠加直流偏压、老化和初始容差后仍落在标称值 ±15% 内。Murata：电容基本特性

高介电常数 MLCC 在直流偏压下有效容量可能显著降低，下降幅度取决于介质、尺寸、额定电压和具体型号。不能假定“工作电压低于耐压就不会掉容”，也不能给所有 X7R 统一套一个固定折扣。Murata：MLCC 电压、温度与老化注意事项

例如设计需要工作点下至少 10 μF，某候选在所需偏压下仅剩名义容量的 60%，且初始负容差为 −20%。仅这两项简化组合就要求名义值至少 10/(0.6×0.8) ≈ 20.83 μF，还未计温度和其他影响。这是说明预算方法的假设，不是给所有器件规定 60% 系数。实际应优先使用覆盖工作条件的厂家模型或数据，避免把同一项影响重复降额。

耐压也不能统一“选 1.5 倍”。必须比较最大直流、电压纹波、启动/故障瞬态和器件额定条件，再按类型及应用规则确定裕量。交流和安规用途还有相应额定及认证要求，不能只拿普通直流耐压数值替代。

低通、耦合与去耦不是同一种连接

RC 低通的输出取在并联电容上

理想输入源经过串联 R 到输出，输出 C 接参考节点，忽略额外负载时 H(jω) = 1/(1+jωRC)，截止频率 f_c = 1/(2πRC)。在 f_c 处幅度为低频增益的 1/√2，约 −3 dB，并不是从这个频率开始所有信号都被截断。

如果输出再接负载 R_L，直流增益先变为 R_L/(R+R_L)，极点则由 (R∥R_L)C 决定。示意图和公式必须配套，不能画一只串联电容却称其为电源平滑低通。

耦合电容需要直流回路

串联 C 后，接收侧通过电阻回到它需要的偏置点，可形成高通。最简单理想源与接地负载 R 的模型是 H(jω) = jωRC/(1+jωRC)。接收端不是凭空获得正确直流偏置：若没有适当回路，它可能浮动或被漏电和保护结构决定电位。

实际源有输出电阻 R_s 时，电容看到的电阻和通带增益都会变化。启动时的偏置建立也可能形成瞬态，不能把“隔直”理解成接通的每一刻都没有电流。

去耦是给瞬态电流提供短回路

电源去耦电容通常跨接电源与回流节点，帮助在上游供电暂时跟不上时维持局部电压。负载电流变化越快，路径电感上的 L·di/dt 越重要。因此靠近相关电源/回流引脚、缩小实际电流回路具有明确电气意义，不只是布局整齐。

容量决定一定时间内可补的电荷，ESR 决定电流变化带来的快速压降，ESL 和安装电感影响更快的边沿。它们对应不同时间尺度，单纯增加 μF 不一定能降低最快的尖峰。

负载阶跃算例：先分配电压预算

假设电源在短时间内尚未增加供流，电容需要补充 100 mA，持续 10 μs，允许电容自身放电导致 50 mV 变化。按 ΔQ = IΔt、ΔV = ΔQ/C，最低有效容量为 20 μF。

如果有效容量只有 10 μF，这一段的电压变化约 100 mV。假设 ESR 为 50 mΩ，100 mA 阶跃还会产生约 5 mV 的 ESR 压降；若将总跌落预算 50 mV 中先给 ESR 留 5 mV，剩余 45 mV 对应所需有效容量约 22.22 μF。真实电源逐步接管电流时，应对“负载电流减去源供电电流”积分，而不是一直假设源完全不响应。

同样，1 nH 回路电感遇到 100 mA 在 10 ns 内变化，L·di/dt 约为 10 mV。这些估算用于分辨限制项，并不保证各项的峰值恰在同一时刻相加；实际波形需要完整网络模型或合适测量验证。

from math import pi, sqrt, isclose
current, duration, budget = .1, 10e-6, .05
cap_min = current*duration/budget
assert isclose(cap_min, 20e-6)
esr = .05
esr_drop = current*esr
cap_with_esr = current*duration/(budget-esr_drop)
assert isclose(cap_with_esr, 22.22222222222222e-6)
f0 = 1/(2*pi*sqrt(1e-9*100e-9))
assert 15.9e6 < f0 < 16e6
print(f"最低有效容量 {cap_min*1e6:.2f} μF；预留 ESR 后 {cap_with_esr*1e6:.2f} μF")
print(f"简化模型自谐振 {f0/1e6:.3f} MHz")

从容量选择走到系统验证

纹波电流经过 ESR 会产生热损耗。单频且 ESR 可近似固定时可用 I_rms²·ESR；宽频波形则需要考虑不同频率下的损耗。电解类器件尤其要结合纹波额定、温度与寿命模型，而不是只看容量是否足够。

低 ESR 通常有助于降低压降和损耗，但不意味着稳压器都欢迎任意低 ESR 输出电容。有些控制环路需要特定容量和 ESR 范围，另一些为低 ESR 陶瓷设计；必须对照所用稳压器的稳定性要求。TI：ESR 与 LDO 稳定性

单位换算：1 μF = 1000 nF = 10⁶ pF；常见三位标识 104 通常按 pF 编码，即 10×10⁴ pF = 100 nF。极性和专用标识仍以器件资料为准。下一篇 电感与变压器 从磁场储能继续解释瞬态、电源转换与耦合。